下面是关于CPU访问主存和高速缓存CAChe关系描述，正确的有（）
增加高速缓存的容量，可以提高CPU的工作频率
CPU的数据总线和二级高速缓存、内存和总线扩展槽之间的数据交换的时钟频率完全一致
解决CPU与主内存之间的速度匹配的主要方法是在CPU与DRAM间加上二级高速缓存[L2Cache]
高速缓存器Cache介于CPU与主存之间，用于解决内存与外存的速度匹配问题，以提高存储速度。
CPU的运算速度与许多因素有关，下面哪些是提高运算速度的有效措施（） ①增加CPU中寄存器的数目 ②提高CPU的主频 ③增加高速缓存（cache）的容量 ④优化BIOS的设计 （ ）
为了加快段描述符和页表项的访问速度，IA-32处理器内部分别设置了段描述符高速缓冲器和转换后备缓冲器。它们的基本工作原理类似主存的高速缓存。
以下关于CPU与主存之间增加高速缓存（Cache）的叙述中，错误的是（）。
存储系统的高速缓存需要操作系统的配合才能提高主存访问速度。
CPU的性能指标涉及主频、外频、倍频、（）、高速缓存、工作电压、制造工艺等。
计算题：假设高速缓存Cache工作速度为主存的5倍，且Cache被访问命中的概率为90%，则采用Cache后，能使整个存储系统获得多高的加速比？
CPU高速缓存是采用以下哪种存储芯片（）
缓存就是指可以进行高速数据交换的存储器，它在内存与CPU之后交换数据，因此速度极快，所以又被称为高速缓存。（）
由于CPU工作的速度比RAM读写速度快，CPU读写RAM时需要花费时间等待RAM进行读写，造成CPU工作速度下降，为了提高CPU读写程序和数据的速度，在RAM和CPU之间增加了高速缓存部件，这种部件叫做（）
如果在高速缓存中有所需数据，处理器直接访问高速缓存，这种情况称为（）
高速缓存是为了提高CPU与内存之间数据交换的速度为设计的。
高速缓存Cache与主存间采用全相联地址映像方式，高速缓存的容量为4MB，分为 4块，每块IMB，主存容量为256MB。若主存读写时间为30ns，高速缓存的读写时间为3ns，平均读写时间为3.27ns，则该高速缓存的命中率为(13)%。若地址变换表如下所示，则主存地址为8888888H时，高速缓存地址为(14)H。
若主存读写时间为30ns，高速缓存的读写时间为3ns，平均读写时间为3.27ns，则该高速缓存的命中率为（)%。
◑高速缓存位于CPU与()之间◑A控制器◑BI/O设备◑C外存◑D主存
高速缓存Cache与主存间采用全相联地址映像方式，高速缓存的容量为4MB，分为 4块，每块1MB，主存容量为256MB。若主存读写时间为30ns，高速缓存的读写时间为 3ns，平均读写时间为3.27ns，则该高速缓存的命中率为(1)%。若地址变换表如下所示，则主存地址为8888888H时，高速缓存地址为(2)H。<img src='https://img2.soutiyun.com/shangxueba/ask/1515001-1518000/1517874/ct_crmntsz_crmntschoosecnz2_00301(20094).jpg' />
6.13假设一个程序运行在练习题6-12中的机器上，它引用地址0x0E34处的1个字节的字。指出访问的高速缓存条目和十六进制表示的返回的高速缓存字节值。指出是否会发生缓存不命中。如果会发生缓存不命中，用“-”来表示“返回的高速缓存字节”。 A.地址格式（每个小方框一个位，并指出哪几位属于CT，哪几位属于CO）： 12 11 10 9 8 7 6 5 4 3 2 1 B.内存引用： 参数 值 高速缓存块偏移（CO） 0x 高速缓存组索引（CI） 0x 高速缓存标记（CT） 0x 高速缓存命中？（是/否） 返回的高速缓存字节 0x
假定某计算机系统配置的主存容量为1GB，当采用页式虚拟存储管理时提供给用户使用的逻辑地址空间为4GB，页面大小为4KB。访问主存的时间为200ns，访问高速缓存的时间为40ns，查快表的命中率为90%，试问:（1)画出该系统的逻辑地址空间结构示意图;（2)用户作业最多可以有多少页？（3)主存空间一共被划分成多少块？（4)计算按相对地址转换成绝对地址进行存取的平均时间是多少？
1、某虚拟存储器基于缓存、内存、外存实现。如果数据在缓存中，访问数据需要A ns， 如果数据在内存中，则另外需要B ns装入缓存； 如果数据在外存中，则还需要C ns将其读入内存。假设缓存命中率为（n-1)/n, 内存命中率为（m-1)/m，则数据的平均访问时间是多少？（给出计算过程。）
3、CPU Cache利用（），将频繁访问的数据存储在高速缓存中，使数据的访问速度与处理器速度匹配。
