现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作，每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行)，则得到的第一条指令 结果需(2)ns，完成该段程序需(3)ns。在流水线结构的计算机中，频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时，采用不精确断点法，则将(5)。空白（2）处应选择（）
DLX流水线分为哪几个功能段？
MIPSR4000整型流水线共有（）段，和DLX流水线不同，R4000特别考虑了流水访问（）的操作。
DLX流水线寄存器的作用是什么？
现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作，每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行)，则得到的第一条指令 结果需(2)ns，完成该段程序需(3)ns。在流水线结构的计算机中，频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时，采用不精确断点法，则将(5)。空白（3）处应选择（）
现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作，每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行)，则得到的第一条指令 结果需(2)ns，完成该段程序需(3)ns。在流水线结构的计算机中，频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时，采用不精确断点法，则将(5)。空白（4）处应选择（）
DLX流水线避免控制相关的方法有（）、（）、（）。
基本DLX流水线中，store指令在MEM段的处理动作可表示为：或Mem[（）]←（）；
指令流水线右取指（IF） 、译码（ID）、执行 （EX） 、访存（MEM）、写回寄存器堆（WB）五个过程段，共有20条指令连续输入此流水线。 （1）画出流水处理的时空图，假设时钟周期为100ns。 （2）求流水线的实际吞吐率（单位时间里执行完毕的指令数）。
在基本DLX流水线基础上，避免控制相关的方法有哪些？
基本DLX流水线中四个多路选择器的控制端由哪些信息决定？
基本DLX流水线中，IF与Mem两个阶段都要访问存储器，怎样避免访存冲突？
现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作，每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行)，则得到的第一条指令 结果需(2)ns，完成该段程序需(3)ns。在流水线结构的计算机中，频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时，采用不精确断点法，则将(5)。空白（1）处应选择（）
DLX流水线中，所有数据相关都可以通过定向技术解决。
现采用4级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果4个基本操作，每步操作时间依次为60ns、100ns、50ns和 70ns。该流水线的操作周期应为(1)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行)，则得到的第一条指令 结果需(2)ns，完成该段程序需(3)ns。在流水线结构的计算机中，频繁执行(4)指令时会严重影响机器的效率。当有中断请 求发生时，采用不精确断点法，则将(5)。空白（5）处应选择（）
在DLX基本流水线中可采用哪些静态方法降低分支损失？
基本DLX流水线中，ALU指令在MEM段的处理动作可表示为：MEM/WB.ALUOutput←（）；
基本DLX流水线中，假设分支指令需要4个时钟周期，其它指令需要5个时钟周期，分支指令占总指令数的12%，问CPI=（），若把ALU指令的写回提前到MEM段，ALU指令占总指令数的44%，则PI=（）。
在DLX流水线中，可以在ID段检测所有数据相关。
基本DLX流水线中，load/store指令在EX段的处理动作可表示为：EX/MEM.ALUOutput←（）+（）；
流水施工中有哪些基本参数？分别表示什么？
按照流水线中数据表示来对流水线进行分类，可分为（）和（）。
现采用四级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果四个基本操作，每步操作时间依次为60ns，100ns，50ns和70ns。该流水线的操作周期应为(4)ns。若有一小段程序需要用20条基本指令完成(这些指令完全适合于流水线上执行)，则得到第一条指令结果需(5)ns，完成该段程序需(6)ns。
在基本的DLX流水线数据通路中，一共有四个多路选择器。（)
