关于可编程逻辑阵列PLA，下列说法正确的是（）。
可编程逻辑阵列PLA如题38图所示，F0的逻辑表达式应为（）。https://assets.asklib.com/psource/2015110210025158108.jpg
可编程逻辑阵列PLA如题38图所示，F1的逻辑表达式应为（）。https://assets.asklib.com/psource/2015110209303960415.jpg
可编程逻辑阵列PLA可以实现用（）表示的逻辑电路。
一个三位二进制数码由高位至低位分别送至电路的三个输入端，要求三位数码中有奇数个1时，电路输出为1，否则为0。试画出逻辑图。
可编程逻辑阵列PLA的或阵列是( ),PAL或阵列是( )。
下图所示为2个4位二进制数相加的串接全加器逻辑电路图，运算后的COS3S2S1S0结果是 。937ba45975ae38275cf83b69bce69424.png
试用两片4位二进制数值比较器74X85实现3个4位二进制码A、B、C的最大、最小和相等关系的比较。
试用与非门实现半加器,写出逻辑表达式,画出逻辑图.
可编程逻辑阵列PLA如题38图所示，F0的逻辑表达式应为（）。
图11.5.4为已编程的PLA阵列图，试写出所实现的逻辑函数。
设机器数字长为n位（不包括符号位),画出补码加减交替法的运算器框图（图中必须反映补码加减交替法算法),要求:（1)寄存器和全加器均用方框表示;（2)指出每个寄存器的位数及寄存器中操作数的名称;（3)详细画出第5位全加器的输入逻辑电路（设第n位为最末位);（4)描述补码加减交替操作和上商操作。
试用8 位二进制补码计算下列各式，并用十进制数表示结果：（1)12+9 （2)11-3 （3)-29-25 （4)-120+30
用PLA和4个D触发器组成1位十进制计数器。
试用一个两位二进制数比较电路，实现两个两位二进制数A<sub>1</sub>A<sub>0</sub>，B<sub>1</sub>B<sub>0</sub>的比较逻辑功能。当A＞B时，F<sub>1</sub>=1;A=B时，F<sub>2</sub>=1;A＜B时，F<sub>3</sub>=1。
1、四位全加器由顶层原理图和底层1位全加器VHDL生成symbol，将生成的电路图和仿真结果以图片形式上传 （要求：上传电路原理图和仿真结果两张图片）
试用4个负边沿触发的JK触发器构成一个异步二进制加法计数器，要求画出逻辑图和输出波形。
不考虑来自低位进位的两个一位二进制数的相加为全加，实现该运算的电路称为全加器。
列出2种以上实现下列要求的指令或指令序列。（1)清累加器AX;（2)清进位标志位;（3)将累加器内容乘以2（不考虑溢出);（4)将累加器内容除以2（不考虑余数)。
根据图6.5.2所示的逻辑图，试用Verilog语言描述4位移位寄存器的功能。然后用QuartusII软件进行逻辑功能仿真，并给出仿真波形。
2、设计一个4位自然二进制码（ABCD）判奇电路，当输入ABCD中1的个数为奇数时，输出为1，否则为0。用数据选择器74LS151实现电路功能。
仿照全加器画出1位二进制数的全臧器:输入被减数为A,战数为B,低位来的借位数为C,全减差为D,向高位借位数为C<sub>1</sub>。
用可编程逻辑阵列PLA设计一个组合电路,该电路的输出函数表达式如下:
试用四位集成全加器实现将余3BCD码转换为8421BCD码的电路。
