双座止回阀的两个输入端分别是A和B，输出端是C，若输出端C为1，则两个输入端的状态不能是（）
已知一个RS触发器，R、S、C端的信号如图所示，输出端Q的波形中正确的是（）。（设触发器初始状态为“0”）https://assets.asklib.com/psource/2016071816432657789.jpg
数字触发器进行复位后，其两个输出端均为0。
触发器进行复位后，其两个输出端均为0。
D触发器在CP端脉冲作用后，其输出Qn+1=D。
把两个与非门的输入、输出端交叉连接，即构成基本RS触发器。
RS触发器两个输出端，当一个输出为0时，另一个也为0.
无论J－K触发器原来状态如何，当输入端J＝1、K＝0时，在时钟脉冲作用下，其输出端Q的状态为（）。
触发器的置位端（置1端）至输出端的信号延时量一定大于触发器由输入端至输出端的延时量。
在CP有效的情况下，当输入端D=0时，则D触发器的输出端Qn+1=（）
仲裁电路输出的高电平作用到故障判决逻辑电路的D触发器的D端，当延迟锁定信号到来，D触发器的输出作为（）信号送到模拟选择开关，由模拟选择开关给出切换电平。
基本的R－S触发器两个输入端R＝1、S＝1，输出端Q＝（）。
1、74LS90里面有两个独立的计数器，一个是（ ）进制计数器，其时钟脉冲端为CP0，状态输出端为（ ）；另一个是（ ）进制计数器，其时钟脉冲端为（ ），状态输出端为Q3 Q2Q1。
同步D触发器在CP=1期间，当D端输入信号变化时，对输出Q端没有影响。（ ）
画出图5-3-2电路中触发器输出端Q的电压波形。输入信号A、B的波形如图5-3-3中所示。触发器的初始状态为Q=0。
D触发器的输入D＝1，在时钟脉冲作用下，输出端Q（）。
画出图题5－5所示的边沿触发D触发器输出端Q端的波形，输入端D与CLK的波形如图所示。（设Q初始状态
用D触发器及适当门电路设计一个1101序列信号检测电路，该电路有一个输入端X和一个输出端Z。规定若检测到X连续输入1101时输出Z=1,否则Z为0。规定X输入的1101序列中最后一个1不可以当作下一个序列的第一个1信号。要求用米里型电路设计并状态最简。
画出图P5.14（a)中两个JK触发器FF<sub>1</sub>和FF<sub>2</sub>的输出端Q<sub>1</sub>和Q<sub>2</sub>的电压波形。时钟脉冲CLK、
在图5.17.1所示的主从结构JK触发器中，已知CLK和输入信号T的电压波形如图所示，试画出触发器输出端Q和Q&39;的电压波形。设触发器的起始状态为Q=0。
2、数字去抖动电路中，当信号被串入电路后，能在输出端输出脉冲信号的条件是，必须在4个D触发器的输出端Q同时为（），最终才能输出高电平。
试画出图P4.8所示电路中输出端B的波形（触发器起始状态为0).A是输入端,比较A和B的波形,说明此电
用T触发器作为存储元件，设计一个脉冲异步时序电路。该电路有两个输入X<sub>1</sub>和X<sub>2</sub>，一个输出Z，当输入序列为“X<sub>1</sub>-X<sub>1</sub>-X<sub>2</sub>”时，在输出端Z产生一个脉冲，平时Z输出为0。
画出图题5－10所示的JK触发器输出端Q端的波形，CLK的波形如图所示。（设Q初始状态为0)
