图10.66所示为四位二进制加法计数器,其功能表见表10.16所示.试将两片CT74161采用同步级联方式及总体反馈归零法设计成一个23进制计数器,要求写出设计过程并画出连接图.

一异步三位二进制加法计数器，当第4个CP脉冲过后，计数器状态变为（）。

根据异步二进制加法计数器的触发规律，每输入（）个脉冲，第二位输出一个进位脉冲。

三位二进制异步加法计数器，第4个CP脉冲后，计数器状态为（）

将T＇触发器一级一级地串联起来，就可以组成一个异步二进制加法计数器。

若4位同步二进制加法计数器当前的状态是0111，下一个输入时钟脉冲后，其内容为（）。

一异步三位二进制加法计数器，当第8个CP脉冲过后，计数器状态变为（）。

在十进制加法计数器中，当计数器状态为0101时，则表示十进制数的（）。

二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个无效状态。

十二进制加法计数器需要（ ）个触发器构成。

四位二进制加法计数器的进位信号产生在“1111“状态变为0000状态时。

试用两片4位二进制同步加法计数器CT74161及少量门电路构成100进制计数器.

用74LS169中规模计数器构成可逆十进制计数器。加计数时，状态由0000递增到1001；减计数时，状态由1001递减到0000。外加的加/减控制信号为P，P=1时作加法，P=0时作减法。用一片74LS169和少量与非门完成这个设计，画出逻辑图。

使用1片74LS169计数器和1个3输入或门构成十进制加法计数器。4个预置值输入端都不和输出端直接相连。问改变这个或门跟输出端的连接以及DCBA预置值，共有几种方式可构成十进制加计数器？画出各自的连接图，并写出相应的状态转移关系。

图7．3．30所示电路是由MSI二进制优先编码器74148和计数器74160组成的可控分频器。试分析当输入控制信号A0～A7分别为低电平时电路的分频比。

试用同步十进制加法计数器74LS160设计一个四十八进制计数器.74LS160的功能表如表6-4.

用4位二进制加法计数器74161构成的计数器电路如图所示，则对该计数器应用电路功能描述正确的是（）。<img src='https://img2.soutiyun.com/shangxueba/ask/17016001-17019000/17017084/4de6bc8-chaoxing2016-441551.png' />

试用4个负边沿触发的JK触发器构成一个异步二进制加法计数器，要求画出逻辑图和输出波形。

由4个触发器组成的4位二进制加法计数器共有（）个有效计数状态，其最大计数值为（）。

图2-16所示为串联液位系统，求其数学模型。

图P5.18是由二进制优先权编码器CT74LS147（真值表参见表P5.18)和同步十进制加法计数器CT74160

图5.26所示为一可变进制计数器,其模数受I₄I₃I₂I₁控制.其中,74290已通过将CP≇

图5-46所示电路为一可变进制计数器.试回答:4个JK触发器构成什么功能电路:MN分别为00、01、10、11时,可组成哪几种进制计数器.

一个3位二进制加法计数器其初始状态为000，输入第4个脉冲后，其状态为111。

2、考虑到触发器的触发特性，用 构成异步二进制加法计数器应最简单。