在异步二进制计数器中，从0开始计数，当十进制数为60时，需要触发器的个数为（）个。
基本RS触发器有0或1两种状态。当RD=0、SD=1时，无论触发器初态如何，触发器被置1。
在触发器电路中，利用SD端、RD端可以根据需要预先将触发器置（）。
对于上升沿触发的D触发器，若D＝0，当时钟CP由0变为1时，触发器的状态Q为（）。
RS触发器两个输出端，当一个输出为0时，另一个也为0.
触发器的异步置1端有效时，（）。
在CP有效的情况下，当输入端D=0时，则D触发器的输出端Qn+1=（）
4、为使基本R-S触发器处于“置0”状态，SD=( )，RD=( )。A．SD=0，RD=0 B．SD=0，RD=1 C．SD=1，RD=0 D．SD=1，RD=1
当集成下边沿D型触发器的异步置0端，异步置1端时，触发器的状态 .55abfb7127edae2bccda8c267888104c.png7943016076fa59c5f465c823aac5392f.png
D触发电路中,当D=0时,触发器的状态( )。
维持阻塞型D触发器本身只具有置“0”、置“1”功能。
在或非门RS触发器中，当R=1、S=0时，触发器状态（)。A.置1B.置0C.不变D.不定
已知下降沿有效的边沿JK触发器CP、J、K及异步置1端 、异步置0端的波形如图10.3所示,试画出Q的波形
集成触发器常用的逻辑符号中要注意异步清零端（以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是（)（电平触发是低电平有效还是高电平;（)是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级（)。
在图示逻辑电路中，触发器的初始状态是“1”态，当RD端保持高电平，在SD端加一负脉冲时，触发器的新态是()。
设计一个可变进制的同步计数器。它有一个控制端M：当M为0时，实现7进制计数器；M为1时，实现5进制计数器。请用D触发器和门路电路(门电路类型不限)实现，画出最简逻辑图，并验证能否自启动(若不能自启动，不必修改成自启动电路)。
触发器的异异步置位端SD’和复位端RD’不能同时取值为（）
K触发器，当JK为__时，触发器处于置0状态（）
当集成维持－阻塞D型触发器的异步置0端RD'=0，异步置1端SD'=1时，触发器的状态 ：
40、对于有异步置位端的D 触发器，当异步置位信号无效时，在CP 信号的作用下，才能响应D 端的输入。
4、当D=0时，在时钟脉冲CP的上升沿到来时，使触发器的状态变为0
用T触发器作为存储元件，设计一个脉冲异步时序电路。该电路有两个输入X<sub>1</sub>和X<sub>2</sub>，一个输出Z，当输入序列为“X<sub>1</sub>-X<sub>1</sub>-X<sub>2</sub>”时，在输出端Z产生一个脉冲，平时Z输出为0。
1、用二进制异步计数器从0做加法，计到十进制数15，则最少需要（）个触发器。 A. 4 B. 5 C.6 D.7 .
当D=0时，在时钟脉冲CP的上升沿到来时，使触发器的状态变为0.
