一异步三位二进制加法计数器，当第4个CP脉冲过后，计数器状态变为（）。
根据异步二进制加法计数器的触发规律，每输入（）个脉冲，第二位输出一个进位脉冲。
三位二进制异步加法计数器，第4个CP脉冲后，计数器状态为（）
将T＇触发器一级一级地串联起来，就可以组成一个异步二进制加法计数器。
实现十进制数加法计数需用（）个触发器。
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。
74LS190只能进行十进制加法计数。
用反馈复位法来改变由8位十进制加法计数器的模值，可以实现（）模值范围的计数器。
一异步三位二进制加法计数器，当第8个CP脉冲过后，计数器状态变为（）。
在十进制加法计数器中，当计数器状态为0101时，则表示十进制数的（）。
一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（ ）进制加法计数器。
二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个无效状态。
十二进制加法计数器需要（ ）个触发器构成。
四位二进制加法计数器的进位信号产生在“1111“状态变为0000状态时。
试用两片4位二进制同步加法计数器CT74161及少量门电路构成100进制计数器.
试用同步十进制加法计数器74LS160设计一个四十八进制计数器.74LS160的功能表如表6-4.
图10.66所示为四位二进制加法计数器,其功能表见表10.16所示.试将两片CT74161采用同步级联方式及总体反馈归零法设计成一个23进制计数器,要求写出设计过程并画出连接图.
用异步清零端和一个与非门（见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请
由4个触发器组成的4位二进制加法计数器共有（）个有效计数状态，其最大计数值为（）。
已知输入信号A、B的波形如下图所示，试画出（b)、（c)中两个触发器Q端的输出波形，设触发器初态为0。
图P5.18是由二进制优先权编码器CT74LS147（真值表参见表P5.18)和同步十进制加法计数器CT74160
1、用二进制异步计数器从0做加法，计到十进制数15，则最少需要（）个触发器。 A. 4 B. 5 C.6 D.7 .
2、考虑到触发器的触发特性，用 构成异步二进制加法计数器应最简单。
一异步三位二进制加法计数器，当第8个CP脉冲过后，计数器状态变为o（）
