由两个主从型JK触发器组成的逻辑电路如图所示，设Q 1 、Q 2 的初始态是00。已知输入信号A和脉冲信号cp的波形如图所示，当第二个cp脉冲作用时Q 1 Q 2 将变为（）。 https://assets.asklib.com/psource/2016071816395312701.jpg
触发器在某一时刻的输出状态，不仅取决于当时输入信号的状态，还与电路的原始状态有关。
数字触发器在某一时刻的输出状态，不仅取决于当时的输入信号的状态，还与电路的原始状态有关。
对于同步触发器，在CP＝l期间，允许输入信号R和S发生变化。
同步时序电路其状态的改变受同一个时钟脉冲控制，各个触发器的CP信号都是输入时钟脉冲。
当集成维持—阻塞D型触发器的异步置0端RD＝0时，则触发器的次态（）。
在时钟脉冲控制下，JK触发器输入端J=0、K=0时，触发器状态为（）；J=1、K=0时，触发器状态为（）；J=l、K=1时，触发器状态随CP脉冲的到来而（）。
边沿触发器具有共同的动作特点，即触发器的次态仅取决于CP（）时的输入逻辑状态。
同步D触发器在CP=1期间，当D端输入信号变化时，对输出Q端没有影响。（ ）
当现态Q^n=0时，具有时钟条件后JK触发器的次态为（）
当现态时，具备时钟条件后JK触发器的次态为 。d9bbf88016c9ab4fbf67e052d38e317e.png
在CP有效期间，若同步触发器的输入信号发生多次变化时，其输出状态也会相应产生多次变化，这种现象称为 。
同步JK触发器在时钟脉冲CP=1期间，J。K输入信号发生变化时，对输出Q的状态不会有影响。（)
【判断题】触发器在某一时刻的输出状态,不仅取决于当时输入信号的状态,还与电路的原始状态有关
T触发器的T端置1时，每输人一个CP脉冲，输出状态就翻转一次（）
T触发器的次态方程为（）
36、边沿JK触发器在输入J=K=1时，如果CP信号的频率为32 kHz，则Q端输出脉冲的频率为16 kHz。
2、电平触发的触发器的缺点是在cp有效的全部时间里，输入信号都能直接作用于输出，引起输出状态的变化。
40、对于有异步置位端的D 触发器，当异步置位信号无效时，在CP 信号的作用下，才能响应D 端的输入。
电平触发的触发器的缺点是在cp有效的全部时间里，输入信号都能直接作用于输出，引起输出状态的变化。
上升沿触发的边沿D触发器在输入D=1时,输入时钟脉冲CP上升沿后,触发器翻到1状态（）
1、1. 对于边沿JK触发器，当J=0，K=0时，触发器的次态为（)
5、在时钟脉冲CP信号为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为 。
2、对于D触发器，输入D=1，CP脉冲作用后，触发器的次态应为 （)。 A. 0 B. 1 C. 0或1 D.不确定
