根据异步二进制加法计数器的触发规律，每输入（）个脉冲，第二位输出一个进位脉冲。
在异步二进制计数器中，从0开始计数，当十进制数为60时，需要触发器的个数为（）个。
构成同步二进制计数器一般应选用的触发器是（）。
用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。
同步计数器是将计数脉冲同时输入到各级触发器，当输入计数时钟脉冲触发时，各级触发器的状态同时发生转移。
二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个无效状态。
若要构成十进制计数器，最少用（ ）个触发器，它有（ ）个无效状态
74LS160为十进制计数器，其置数端为同步置数，清零端为异步清零，则下图所示电路，是 进制计数器。若将图中与非门G的输出改接至Cr端，而令LD=1，电路变为 进制。2bbf0497db5c768b69a5cf1a8021923d.png
已知Q<sub>3</sub>Q<sub>2</sub>Q<sub>1</sub>Q<sub>0</sub>是同步十进制计数器的触发器输出，若以Q<sub>3</sub>作进位，则其周期和正脉冲宽度是( )
回答下列问题（1)用7个T'触发器连接成异步二进制计数器,输入时钟脉冲的频率f=512kHz,求此计数器最高位触发器输出的脉冲频率.（2)若需要每输入1024个脉冲,分频器能输出一个脉冲,则此分频器需要多少个触发界连接而成？
用同步十六进制计数器74HC161设计一个可变进制的计数器。要求在控制信号M=0时，为十二进制，在M=1时为十进制。请标明计数输入端和进位输出端。74HC161的框图和功能表见图T2.6和表T2.6。
试用JK触发器设计一个同步七进制计数器，当计满时输出一个0.
图P11.5所示电路是用CB7520和同步十六进制计数器74LS161组成的波形发生器电路.已知CB7520的,试
用PLA和4个D触发器组成1位十进制计数器。
设计一个可变进制的同步计数器。它有一个控制端M：当M为0时，实现7进制计数器；M为1时，实现5进制计数器。请用D触发器和门路电路(门电路类型不限)实现，画出最简逻辑图，并验证能否自启动(若不能自启动，不必修改成自启动电路)。
2、用JK触发器设计一个五进制同步计数器，Q2Q1Q0状态转换关系参见附件。 要有设计过程，提供状态表、状态分配、激励函数和输出函数、自启动和逻辑图。
2、用触发器组成十二进制计数器，至少应用触发器的数目是（）个。
2、74LS192双时钟同步计数器（十进制），其中CO 是进位输出、BO是借位输出。
一个触发器可以代表1位二进制数，要组成n2进制计数器需要（）个触发器。
用触发器和门电路设计一个同步七进制计数器，下面说法正确的是： A: 只能选用JK触发器 B: 选用JK触发器、D触发器都可以 C: 必须选用3个触发器 D: 必须选用4个触发器 E: 选用2个触发器就可以了 F: 所有的触发器必须用同一个时钟信号驱动 G: 只需要低位的触发器用时钟信号驱动
试用4个负边沿触发的JK触发器构成一个异步二进制加法计数器，要求画出逻辑图和输出波形。
3、构成一个模10同步计数器，需要触发器的个数是 。
10、构成1个十进制计数器至少需要（）个触发器。
用同步十六进制计数器74163设计一个可变进制计数器，要求在控制信号M=0时为十进制，而在M=1时为十二进制。可以附加必要的门电路。请标明计数输入端与进位输出端。
