为了捕获一个异常，代码必须放在（）语句块中。
在switch语句的每个case块中，假定都是以break语句结束的，则此switch语句容易被改写成的语句是（）。
下列选项中，不能直接嵌入PL/SQL块中的语句有（）。
Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的_________和__________的语言。
_________是Verilog HDL的基本描述单位，一个复杂电路系统的Verilog HDL模型是由许多同样的________________构成。
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），它是以文本形式来描述数字系统硬件的结构和行为的语言。
在Verilog HDL的设计模块中，一般用( )型变量来定义硬件电路中的各种物理连线。
用Verilog HDL设计同步清除的计数器时，在always语句的敏感参数表中( )。
在基于Verilog HDL的触发器的设计中，能够实现上升沿触发器关键字是( )。
用Verilog HDL的门类型关键字( )来描述异或门。
在Verilog HDL中，wire是一种线网型变量，reg是一种寄存器型变量。 （ ）
1. 采用verilog语言，产生一个频率为33MHz，占空比为33%的方波。 2. 对于如下的Verilog程序： module compare（equal,a,b) input[1:0] a,b; output equal; assign equal=（a==b)？ 1:0; endmodule 能否将其中的assgin语句直接改为always块的描述？为什么？
在Verilog HDL的转移操作运算中，用符号“＞＞”实现对操作数的( )操作。
Verilog HDL中，always@(posedge clk)代表上升沿触发。
Java发生异常状况的程序代码放在 语句块中,将要处理异常状况的处理主式放于 语句块中,而 语句块则是必定会执行的语句块。其中 语句可以有多个,以捕获各种不同类型的异常事件 （）
无论try语句块中是否发生异常，（ ）语句块都会被执行。
操作符是Verilog HDL预定义的函数名字，操作符由( )个字符组成。
Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。
在Verilog HDL中，语句“always@(negedge clk)”表示模块的事件是由clk的( )触发的。
2、一个具有异步清零功能的D锁存器，其Verilog HDL描述为： module latch_reset_1（input clk, reset, input d, ouput reg q ); always @ （_____) begin if （reset) q ＜= 1'b0; else if （clk) q ＜= d; end endmodule 括号中的敏感条件应该为（）
在PL/SQL语句块中，跳出循环体所用的语句是（)。
30、在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=（sel & b）|（~sel & a），这条语句对应的是课程讲解中的
1、在Verilog语言中关于initial语句不正确的是？
3、在过程块中哪种赋值语句必须按照编写顺序依次执行？
