异步计数器设计时，比同步计数器设计多增加的设计步骤是（）。
Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的_________和__________的语言。
_________是Verilog HDL的基本描述单位，一个复杂电路系统的Verilog HDL模型是由许多同样的________________构成。
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），它是以文本形式来描述数字系统硬件的结构和行为的语言。
在Verilog HDL的设计模块中，一般用( )型变量来定义硬件电路中的各种物理连线。
在基于Verilog HDL的触发器的设计中，能够实现上升沿触发器关键字是( )。
用Verilog HDL的门类型关键字( )来描述异或门。
Verilog可以完全完成下列哪些设计层次的描述 A、电子系统级 B、RTL级 C、门级 D、版图级物理级
在Verilog HDL中，wire是一种线网型变量，reg是一种寄存器型变量。 （ ）
在Verilog HDL的转移操作运算中，用符号“＞＞”实现对操作数的( )操作。
用同步十六进制计数器74HC161设计一个可变进制的计数器。要求在控制信号M=0时，为十二进制，在M=1时为十进制。请标明计数输入端和进位输出端。74HC161的框图和功能表见图T2.6和表T2.6。
Verilog HDL中，always@(posedge clk)代表上升沿触发。
试用JK触发器设计一个同步七进制计数器，当计满时输出一个0.
设计一个可变进制的同步计数器。它有一个控制端M：当M为0时，实现7进制计数器；M为1时，实现5进制计数器。请用D触发器和门路电路(门电路类型不限)实现，画出最简逻辑图，并验证能否自启动(若不能自启动，不必修改成自启动电路)。
操作符是Verilog HDL预定义的函数名字，操作符由( )个字符组成。
Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。
在Verilog HDL中，语句“always@(negedge clk)”表示模块的事件是由clk的( )触发的。
2、用JK触发器设计一个五进制同步计数器，Q2Q1Q0状态转换关系参见附件。 要有设计过程，提供状态表、状态分配、激励函数和输出函数、自启动和逻辑图。
用触发器和门电路设计一个同步七进制计数器，下面说法正确的是： A: 只能选用JK触发器 B: 选用JK触发器、D触发器都可以 C: 必须选用3个触发器 D: 必须选用4个触发器 E: 选用2个触发器就可以了 F: 所有的触发器必须用同一个时钟信号驱动 G: 只需要低位的触发器用时钟信号驱动
Verilog HDL中在always语句块中被赋值的信号，应该申明为______类型（）
1、计数译码显示实验中，用同步置零法连线时，74LS161计数器预置数据输入端D~A正确的接线是 。
采用D触发器设计一个同步计数器,其计数状态转移图如图3.25（a)所示,画出逻辑电路图.
异步计数器设计时,比同步计数器设计多增加的设计步骤是（）
用同步十六进制计数器74163设计一个可变进制计数器，要求在控制信号M=0时为十进制，而在M=1时为十二进制。可以附加必要的门电路。请标明计数输入端与进位输出端。
